‼️ Сегодня мы открываем регистрацию! ‼️

✅ Запускаем интенсив на телеграмме ✈️
✅ Каждый месяц будет практический блок с практическим заданием 👨‍🔬
✅ Теоретически блок с нужной теорией для аппаратных хакеров ✍️
✅ Блок по рекомендованному оборудованию 🔬
✅ Блок с лайфхаками которые сэкономят кучу рабочего времени 🔥
✅ В конце месяца будем стримить вебинар 📡

Если вы уже прошли у нас тренинг - для вас первый месяц бесплатный.

Ещё 3️⃣ дня будет действовать скидка 20%. Стоимость ~~10000р~~ 8000р за первый месяц.

Присоединяйтесь! Количество участников ограничено. Записаться можно через наш бот 🤖 @hardwarecomrubot

Пароль: 123456

Новая версия IP Decryptor

Actel/Altera/Xilinx/IEEE-1735 IP Decryptor v10

Usage: [-ieee][-synp][-actel] FILENAME.EXT [external altera license] [actel key1] [actel key2] [actel key3]
1) Set -ieee option if input file is text envelope, autodetect comments style
Set -ieee1 option to force verilog comments style
Set -ieee2 option to force vhdl comments style
2) Set -synp option if input file is Synplicity encrypted text
3) Set -actel option if input file is Actel encrypted IP
actel key1 - base64 Package key
actel key2 - base64 RTL Source key
actel key3 - base64 RTL Obfuscated key
FILENAME.EXT - encrypted input file

Supported Altera binary:
04 6B 13 ...
8B 13 9C 2F 05 00 03 00 ...
8B 13 9C 2F 06 00 03 00 ...
8B 13 9C 2F 07 00 03 00 ...
8B 13 9C 2F 05 00 04 00 ...
8B 13 9C 2F 06 00 04 00 ...
8B 13 9C 2F 06 00 06 00 ...

Supported Altera encrypted perl:
...
use fuse;...

Supported Xilinx binary:
XlxV15EB
XlxV16EB
XlxV17EB
XlxV18EB
XlxV19EB
XlxV32DB
XlxV33EB
XlxV34EB
XlxV35EB
XlxV35DB
XlxV36EB
XlxV37DB
XlxV37EB
XlxV38EB
XlxV50EB
XlxV51EB
XlxV60EB
XlxV61EB
XlxV62EB
XlxV64EB
XlxV65EB
XlxV80EB
XlxVc1EB
XlxVHLEB
XlxVHYEB
XlxVV0EB
XILINIX-XDB

Supported Synopsys/DesignWare binary:
D2 49 69 32 E3 B3 2A F2 ... (Synopsys encrypted, not all types supported)
03 1D 07 D0 00 01 00 04 ... (.coreKit)
04 2E 18 E1 00 01 00 04 ... (.coreKit)
01 01 01 09 08... (Knowledge base .kb)
#!/usr/bin/perl... (DesignWare installer .run)
#!/bin/sh... (DesignWare installer .run)
package... (DesignWare installer .pm)

Supported Synplicity encrypted text:
@E...

Supported pre-IEEE envelopes:
protected... by ModelSimprotected... by VCS
`protected128... by VCS

Supported IEEE-1735 keys:
Altera/Intel:
Intel-FPGA-Quartus-RSA-1
Xilinx:
xilinx_2013_09
Xilinx_RSA_Key
Xilinx_2048_13.1_RSA_Key
xilinx_2048_pvt
xilinx_3072_pvt
xilinx_2014_03
xilinx_2015_12
xilinx_2016_05
xilinx_2016_09
xilinx_3072_2016_09
xilinx_2017_01
xilinxt_2017_05
xilinxt_2017_08
xilinxt_2018_02
xilinxt_2018_05
xilinxt_2019_02
xilinxt_2019_03
xilinxt_2019_11
xilinxt_2020_08
xilinxt_2021_01
xilinxt_2021_07
xilinxt_2022_10
xilinxts_2019_02
xilinxts_2019_08
xilinxts_2019_11
314b785b
7ad3592b
Lattice:
LSCC_RADIANT_1
LSCC_RADIANT_2
MicroSemi:
MSC-IP-KEY-RSA
NanoXplore:
NX-IP-RSA-2
Gowin:
GoWin001
GoWin2016
GWK2021-01
GWK2021-10
GWK2022-10
GWK2023-09
Mentor Graphics/Siemens:
MGC-VERIF-SIM-RSA-1
MGC-VERIF-SIM-RSA-2
MGC-VERIF-SIM-RSA-3
MGC-DVT-MTI
MGC-PREC-RSA
SIEMENS-VERIF-SIM-RSA-1
SIEMENS-VERIF-SIM-RSA-2
Aldec:
ALDEC06_001
ALDEC08_001
ALDEC10_001
ALDEC12_001
ALDEC15_001
Synopsys:
Synplicity
SYNP05_001
SYNP15_1
SNPS-VCS-RSA-1
SNPS-VCS-RSA-2
SNPS-DGPLT-RSA-1
SNPS-EC-RSA-1
SNPS-SYN-EC-RSA-1
SNPS-SYN-RSA-1
VCS001/VCS003
Cadence:
cds_rsa_key
CDS_DATA_KEY
CDS_NC_KEY
CDS_XM_KEY
CDS_KEY
CDS_RSA_KEY_VER_1
CDS_RSA_KEY_VER_2
prv(CDS_RSA_KEY_VER_1)
prv(CDS_RSA_KEY_VER_2)
CDS_XMO_RSA_KEY
CDS_XMO_RSA_KEY_VER1
Atrenta:
ATR-SG-RSA-1
ATR-SG-RSA-2
ATR-SG-2015-RSA-3
Pango:
PANGO_18
PANGO_21
Efinix:
EFX_K01

Немного оффтоп. Но думаю будет интересно почитать

Интересная тема пососедству)

https://fabriziotappero.github.io/opencores-scraper/cores.html
859 FREE VHDL/Verilog IP Cores

fabriziotappero.github.io

{{ site.title }}

{{ site.description }}

Наваливайте плюсиков на Хабре. Вышел первый опус про написание HDL-кода для I2C Master Controller: https://habr.com/ru/companies/timeweb/articles/776992/

Хабр

Создаем I2C Master Controller на Verilog. Пишем HDL код

Закончив в предыдущей статье описание того, как должны осуществляться атомарные операции и каким образом осуществляется выполнение команд я бодро перешел к написанию HDL-кода. Пришлось разобраться с...

Канал девушки-инженера по проектированию разнообразных СВЧ девайсов и не только. Рекомендую! https://t.me/leka_engineer_ru_channel

Telegram

Лека-инженер

Показываю свою лабораторию, рассказываю о разработках. Обсуждения и вопросы приветствуются, негативные комментарии удаляю без предупреждения. Posts only in Russian here. For English platforms visit Leka-engineer.taplink.ws

Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами
https://habr.com/ru/articles/772686/

Хабр

Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами. Часть 3

Автор: https://github.com/VSHEV92 Оглавление Введение Direct Testing Constraint Random Testing Структура тестового окружения Компоненты тестового окружения Тестовое окружение для проверки сумматора...

https://habr.com/ru/post/721146/

Яндекс Диск

ZYNQ_MINI_REVB Schematic.pdf

Посмотреть и скачать с Яндекс Диска