Assertion-Based Verification(ABV): основные понятия, принцип работы и примеры
#средне

В статье подробно рассмотрим метод Assertion-Based Verification (ABV) с использованием SystemVerilog Assertions (SVA). Объяснил, как с помощью Immediate и Concurrent Assertions можно проверять логические и временные зависимости в цифровых схемах. ABV помогает быстро выявлять ошибки, улучшать покрытие тестов и ускорять процесс отладки.
@docstech_offical

UVM: Полное Руководство по Верификации в SystemVerilog

UVM (Universal Verification Methodology) — мощной методологии для создания гибких и модульных тестов в SystemVerilog. Содержании статьи:

Описание UVM: основные преимущества, такие как модульность, повторное использование кода и встроенные проверки.

Ключевые компоненты: от uvm_test и uvm_agent до uvm_scoreboard и uvm_report_server, полный разбор всех необходимых элементов.

Этапы верификации: от разработки среды и тестов до отладки и анализа.

Пример использования и объяснение: как с помощью UVM настроить тесты и последовательности стимулов, а также использовать таблицу результатов и сбор покрытия.

Товарищи, еще осталось некоторое количество мест на FPGA / RTL / Verification конференцию в Москве.

Кто еще не зарегистрировался или вообще только што узнал о существовании этого мероприятия - переходим по ссылке, забиваем себе место в зале и встречаемся 30 ноября

https://engineer.yadro.com/fpga-systems-2024-2-msk/